随着先进工艺节点的复杂性和成本不断增加，对基于芯片组的解决方案的需求也持续增长。主要原因有三：一是将芯片分割成更小的芯片组以提高良率和分级；二是利用成熟的旧工艺节点来制造模拟电路和其他扩展性较差的 SoC 组件；三是利用 HBM 等组件实现更高的系统集成度。
台积电提供多种技术，作为其晶圆级系统集成 (WLSI) 平台的一部分，该平台旨在涵盖从低空闲率移动应用到高性能计算的各个领域。其芯片封装 (CoWoS) 面向人工智能、网络和高性能计算应用，而其集成扇出 (InFo) 封装则面向网络和移动应用。
台积电的 InFO 封装是其通用的扇出型晶圆级封装（FOWLP）解决方案，根据应用的不同，提供多种不同的封装形式。InFO 采用高密度 RDL 和细间距的通孔封装（台积电也称之为 InFO 通孔或 TIV）。其集成在基板上的扇出封装（InFO_oS）、带存储器的基板 InFO 封装（InFO_MS）以及超高密度 InFO 封装（InFO_UHD）适用于从高性能移动设备到网络和高性能计算（HPC）等各种应用。
具体到 5G 移动平台，台积电有 InFO POP (InFO_POP) 用于移动 AP 应用，InFO 天线封装 (InFO_AiP) 用于射频前端模块 (FEM) 应用，以及多栈 (MUST) 用于基带调制解调器。
3D-MiM 实现更高带宽
InFO_POP 的最早应用案例之一是 2016 年发布的苹果 A10 芯片（之前的处理器采用的是传统的 POP 封装）。然而，即使是 InFO_POP 也存在内存带宽受限的缺陷，这是由于控制器和 TIV 间距的限制造成的。即将到来的 5G 和 AI 边缘/移动应用对内存带宽的要求更高，这将进一步加剧这一问题。为了解决这个问题，台积电推出了 3D-MUST-in-MUST 封装技术（注意，MUST 代表多层堆叠）。3D-MiM 通过集成扇出 (InFO) WLS 封装技术，利用高密度 RDL 和小间距 TIV，将多个垂直堆叠的内存芯片集成在一起。正如您所想，I/O 接口必须只暴露在芯片的一侧，这些芯片独立连接到 SoC，从而形成一个宽 I/O 接口。
台积电在一款 SoC 芯片上展示了这项技术，该芯片采用单封装设计，集成了 16 颗存储芯片。芯片尺寸为 15 毫米×15 毫米，z 轴高度仅为 0.55 毫米。与倒装芯片 POP 封装相比，该芯片在高度减半的情况下，存储带宽却提升了一倍。
台积电还强调了其他一些优势。由于没有基板和凸点，存储器 I/O 到 SoC 的距离大大缩短，从而带来更好的电气性能。此外，更薄的封装据说还能带来更好的散热性能。
顺便一提，3D-MiM 并非仅限于单个 SoC。实际上，台积电曾提出使用多个 SoC 以及大量的存储芯片（例如，2 个 SoC 搭载 32 个存储芯片），以打造高带宽、低功耗的高性能计算（HPC）应用，作为现有 2.5D 技术（例如 HBM）的替代方案。关键区别在于，InFO 存储芯片各自直接连接到 SoC，无需基础逻辑芯片。
InFO 封装式天线 (InFO_AiP)
台积电专门针对 5G 毫米波系统集成开发了 InFO 天线封装（InFO_AiP）。该封装旨在解决芯片与天线之间的链路（或互连）问题，因为该链路可能会造成显著的传输损耗。台积电通过在 RDL（谐振传输层）中实现的缝隙耦合贴片以及嵌入封装材料中的射频芯片来实现这一目标，该射频芯片直接与 RDL 互连，无需凸点。
由于天线与芯片之间的互连性能取决于表面粗糙度和芯片与封装之间的过渡区域，因此采用 InFO 材料和 RDL 均匀性可以显著降低传输损耗。与倒装芯片 AiP 相比，台积电声称其性能可提升高达 15%，热阻降低 15%，同时高度降低 30%。
网络与高性能计算
对于高性能计算和网络应用，台积电提供基板上的 CoWoS 和 InFO 以及存储器 (_oS/_MS)。
CoWoS 技术可扩展至 2 层光罩，线宽/间距可达 0.4 微米/0.4 微米。这项技术非常成熟，良率极高，已量产五年以上。CoWoS 技术已广泛应用于 GPU，也可见于各种网络应用领域。台积电表示，迄今为止已完成超过 15 个芯片的流片。
目前，CoWoS 采用 6 个 HBM2 模块，最高支持 1.5 TB/s 的吞吐量。台积电表示正在研发更高带宽的解决方案，以及超过 3 个光刻掩模的更大硅片面积。
针对网络应用，台积电提供基于衬底的 InFO 技术，其集成硅面积可达 1 个光罩，但线间距（L/S 间距）稍大，为 1.5 μm / 1.5 μm。目前的技术最小 I/O 间距为 40 μm，最小 C4 凸点间距为 130 μm。InFO_oS 于 2018 年第二季度开始量产。他们目前正在致力于实现两个以上芯片的集成，并扩大硅面积至光罩尺寸的 1.5 倍。
针对人工智能应用及类似工作负载，台积电推出了 InFO 基板内存技术，该技术旨在与 HBM 集成。目前，该技术的 RDL 线宽/线宽比为 2 μm/2 μm，且仅限于单光罩。在很多方面，台积电都将 InFO_MS 定位为 CoWoS 在性能和成本方面的一种替代方案。
InFO 超高密度 (InFO_UHD)
驱动性能和功耗的两个关键参数是写入密度和凸点间距。这正是台积电 InFO 超高密度封装的目标所在，据其报告，该封装在 500 根线/毫米的密度下实现了 0.8/0.8 微米的线间距，并且具有高达 10000 个键合/平方毫米的特性。
系统级芯片（SoIC）
以上所有内容都指向 SoIC。SoIC 是他们下一代“真正”的 3D 封装技术。SoIC 是一种芯片堆叠在晶圆上（CoW）的方法，它允许将许多不同的 KGD（芯片组）甚至多个 KGD 堆叠在一起进行混合搭配集成——这些 KGD 的尺寸和工艺节点各不相同。它既支持面对面的封装，也支持面对面的封装。由于从外观上看，它与任何其他标准芯片并无二致，因此实际上可以将 SoIC 与现有技术（例如 InFO、CoWoS 或倒装芯片）结合在同一封装中。与 InFO_UHD 一样，它目前的键合密度为 10000 个/平方毫米，他们相信随着“SoIC+”的推出，最终可以达到 100 万个/平方毫米的键合密度。
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