当前的芯片制造业正处于一个奇特的时期。一方面，我们正步入有史以来最大的增长周期：先进逻辑芯片、DRAM、NAND 市场需求旺盛，客户求过于供，芯片制造商扩产速度无法满足需求，甚至可能很快受到晶圆厂设备供应的限制。另一方面，制程缩减（Scaling）、功耗优化及成本降低等方面的技术进步已放缓至蜗速，大规模的研发投入仅能换来微小的增益。随着成本攀升而性能提升趋于平缓，人们有时会觉得“摩尔定律”已撞上了“摩尔之墙”。
好消息是，半导体行业向来擅长让悲观论者被打脸。实验室中仍有许多极具前景的创新，足以支撑未来十年的发展。本文将涵盖 IEDM 2025 的核心看点，带你一窥芯片制造的未来。
3D NAND 存储技术
目前，NAND 闪存的微缩化至关重要，因为需求激增，但洁净室空间不足以扩建产能。存储器生产商只能升级现有生产线，因此其供应量受限于升级后工艺的密度。对于领先的晶圆厂而言，这指的是 3xx 层 3D NAND 工艺，其良率约为 20-30 Gb/mm²。 这意味着在一片 12 英寸晶圆上可以生产超过 30TB 的存储器（注意此处缩写中(b)its 和(B)ytes 的区别）。
3D NAND：海力士 321 层
以 SK 海力士为例，其 321 层工艺的单片存储容量比上一代 238 层工艺提升了 44%。如果您受限于洁净室空间，进而限制了晶圆产量，那么每片晶圆 44%的额外存储容量无疑使升级成为明智之选。
我们之前已经详细介绍过 NAND 闪存的缩放方法 ，这里简单回顾一下：
扩展 NAND 闪存每片晶圆的存储容量主要有 4 个途径。
1. 逻辑缩放——每个单元存储的位数。这需要每个单元存储 2^n 个电压电平。
2. 垂直扩展——垂直堆叠的 NAND 单元数量
3. 横向缩放——二维向量上可容纳的细胞大小/数量
4. 架构扩展——各种提高密度和减少单元/外围开销的技术。
请记住，NAND 闪存的核心在于尽可能多地在晶圆上堆叠存储单元。在 3D NAND 闪存中，这表现为垂直的圆柱体（通道），它们紧密排列，如同森林中的树木。导电层和绝缘层交替排列，环绕着这些通道。每个通道与导电层的交汇处都形成一个存储单元。
存储单元的读写操作基于电荷陷阱材料中存储的电荷，该材料层环绕着每个垂直通道。存储在那里的电荷会改变晶体管的阈值电压（即晶体管导通所需的最小电压）。根据晶体管是否在给定的阈值电压下导通，存储单元的值可以读取为 1 或 0。
如今，存储器生产商主要关注的是第二种扩展方案——垂直扩展，因为它成本最低。增加层数意味着晶圆单位面积上的存储单元数量更多。
最便宜并不意味着最容易。增加 NAND 闪存层数面临诸多挑战，因此，当一家大型公司分享其相关技术时，就显得尤为重要。
从 238 层的 V8 代到海力士 321 层的 V9 代，主要变化在于增加了一个层级和一个塞子。层级是由水平堆叠的导电层和绝缘层交替组成，所有层一次性完成加工。首先沉积各层，然后进行触点的图案化和部分蚀刻（每个导电层都需要一个触点来访问由该层控制的晶体管——这就是存储器的字线），最后蚀刻沟道孔，并用多晶硅和周围的电荷陷阱层填充。图中的“塞子”指的就是这个填充完毕的沟道，它用来堵住孔洞。
这是完成单个芯片层的流程。可以通过在现有芯片层上重复整个循环来制作更多芯片层。但这同样困难，因为芯片层之间需要极好的对准——新的芯片层必须直接构建在现有芯片层之上——随着数百层不完美层层叠加，晶圆会因应力累积而开始翘曲和弯曲。
海力士的这篇论文大部分内容都集中在如何更好地连接甲板以及如何应对近100层额外的材料。他们声称使用了低应力材料、改进了叠层控制，并采用了“局部强制”控制（可能是背面应力控制膜）。
随着单层结构中层数的增加，蚀刻和其他加工步骤的难度也随之增加。海力士的极限似乎在 120 层左右。要蚀刻出纵横比约为 1:100 的笔直均匀的圆柱体，通道蚀刻非常困难。这需要使用高纵横比蚀刻设备，目前采用的是低温蚀刻技术。Lam 公司过去一直占据着这一领域的主导地位，但 TEL 公司正在迎头赶上 。它是 NAND 闪存生产中最重要、也最难制造的设备之一。
当每层刻蚀层数无法增加时，就必须增加刻蚀层数。这会增加大量的加工步骤。海力士表示，从 V8 到 V9，总加工步骤增加了 30%，蚀刻步骤增加了 20%。WFE（晶圆级刻蚀）的拥趸们，别高兴得太早，层数增加的幅度接近 35%，也就是说，层数的增长速度比加工步骤的增长速度更快。
尽管这项技术很有意思，但海力士 321 层 V9 产品的商业前景并不乐观。其 21 Gb/mm²的密度与美光 276 层 G9 相当，但美光仅需两层即可达到同样的密度，成本要低得多。与此同时，闪迪/铠侠即将推出的 332 层 BiCS10 采用三层结构，密度更高， TLC（TLC 的详细解释见下文）密度可达 29 Gb/mm²，QLC 密度则达到了 3E37 Gb/mm² 。 不过 ，SK 海力士、美光和三星在提高 WFE 强度和制造三层堆叠结构的方法上应该大体相似。值得注意的是，三星直接跳过了 3xx 层，从 V9 的 286 层双层结构直接跳到了 V10 的 43 层三层结构。
三星：引入钼（Molybdenum, Mo）工艺
在 IEDM 展会上，三星展示了其现有 V9 286 层技术的改进版本。从 V5 版本开始，他们一直使用钨（W）作为字线金属，也就是存储单元中的栅极金属。而此次，他们通过改用钼（Mo）实现了性能的显著提升。
与钨相比，钼在几乎所有方面（化学、机械、电学）的制造都更加困难。钼的原子层沉积（ALD）工艺尚不成熟，且易氧化，从而导致性能下降。沉积的钼往往应力变化更大，部分原因是 ALD 工艺不够成熟，这使得晶圆更容易发生翘曲甚至开裂。
这些优势值得付出努力：三星声称，采用钼技术可将接触电阻降低 40%，这对于读取本就微弱的电流至关重要，因为电流必须流经 300 多个串联的电池单元，而每个单元都有各自的接触电阻。读取时间缩短了 30% 以上，寿命测试中的故障率降低了 94%。
他们并未详细说明钼集成过程中遇到的所有挑战及其解决方案，但他们确实提到了原子层沉积（ALD）化学，这很有意思。他们并非直接沉积钼，而是先生长一层氮化钼（MoN）籽晶层，然后将其转化为纯钼。在纯钼籽晶层上，可以生长更厚的块状材料，从而形成无衬垫的高质量钼层。传统工艺需要衬垫来防止金属迁移和随时间推移而劣化，但衬垫不导电且占用空间。无衬垫工艺不仅能够提高性能，而且在未来的工艺节点中还能进一步缩小尺寸。
Lam 在 Mo 沉积工具领域占据主导地位，从 AMAT W 工具手中夺取市场份额，并击败了 TEL 等公司。
目前，层级缩放是扩展 3D NAND 闪存最简便、最具成本效益的方法，但芯片制造商仍在探索上述其他方法。NAND 闪存领域最令人振奋的论文之一就探讨了其中一种方法：SK 海力士展示了一种新的逻辑缩放方法。
3D NAND：SK 海力士多位点单元/5 位/单元
前面我们讨论了 NAND位单元如何通过单元访问晶体管的阈值电压来编码信息。不同的阈值电压对应存储单元的不同状态，而阈值电压是由晶体管沟道周围电荷陷阱层中存储的电荷决定的。如果一个单元有两个不同的阈值电压，它就可以存储 1 位信息，因为它可以被读取为“开”或“关”。编码 2 位信息需要 4 个不同的阈值电压，3 位信息需要 8 个阈值电压，以此类推。常用的命名规则是：SLC（单层单元）表示每个单元存储 1 位信息，MLC（多层单元）表示每个单元存储 2 位信息，TLC（三层单元）表示每个单元存储 3 位信息，QLC（四层单元）表示每个单元存储 4 位信息。
这样做的好处在于，单个存储单元中存储更多比特可以直接提高整体存储容量，而无需增加芯片面积或层数。QLC 闪存如今很常见，但对于每个存储单元 5 比特的存储容量，甚至连一个通用的缩写都没有，更不用说有厂家生产这种容量的闪存了。
不过，SK 海力士现在另辟蹊径。他们展示了一种巧妙的架构，用于制造每个单元存储 5 位数据的 NAND 闪存。其核心概念是将通道分割成两个半圆柱体“区域”。每个区域都可以作为一个独立的通道，从而有效地将通道数量翻倍。这些半圆柱体通道的性能不如更大的完整圆柱体，因此存储单元的数量并不会直接翻倍。但是，每个单元存储 5 位数据变得容易得多。
在传统架构中，每个通道需要存储 32 个不同的阈值电压 (Vt) 值才能实现 5 位/通道 (5bpc) 的存储。假设阈值电压范围总共为 1V，那么每个 Vt 步长仅为 1/32 伏。而在这种多站点架构中，只需从每个站点读取 6 个不同的 Vt 值，即可通过并联读取两个站点，获得 36 个不同的状态（足以满足 5bpc 的存储需求，外加一些未使用的额外状态）。此外，两个站点占用的空间与一个传统通道大致相同，因此最终得到的是 36 个易于读取的 Vt 状态，而不是 32 个难以读取的状态。
当然，这其中有个问题：这种工艺制造起来非常困难（也就是成本高昂）。蚀刻高纵横比沟道并在其中沉积多层高质量薄膜，本身就是 3D NAND 技术面临的关键挑战之一。这种多位点工艺需要将每个孔精确地分成两半，在中间沉积一层壁，然后以奇特的、不对称的新形状沉积传统材料。海力士已在研发环境中证明了其可行性，但目前来看，这项技术不太可能具有成本效益。
下一代互连：三星钌
随着半导体节点尺寸缩小到 10 纳米以下，传统的铜 (Cu) 互连技术面临着由“尺寸效应”引起的关键瓶颈，即随着阻挡层和衬垫相对体积的增加，电阻率会急剧上升。为了应对这一挑战，业界已开始探索使用钌 (Ru) 作为更优的替代方案。
三星通过钌原子层沉积 (ALD) 技术引入了晶粒取向工程，实现了具有 99% (001) 取向度的超高织构薄膜。与传统的溅射 (PVD) 或常规 ALD 工艺相比，该方法显著降低了晶界处的电子散射。实验结果表明，在横截面积仅为 300 nm² 的超细互连线中，采用取向工程技术制造的钌线电阻降低了 46%。此外，对环栅 (GAA) FET 结构的 TCAD 仿真显示 ，使用高织构度的 Ru M1 线可使 RC 降低 26% 。
通过精心设计的“超循环”步骤，利用臭氧刻蚀去除侧壁上多余的晶核，实现完美的自下而上填充。更重要的是，沉积的钌在热处理后发生重结晶，最终形成近乎单晶的结构。这使得垂直电流方向与低电阻的 c 轴完美平行，从而最大限度地提高了器件的导电性能。
下一代互连技术：IMEC 16nm 钌金属
根据 Imec 公布的路线图，存在两个关键的转折点：
A14 到 A10 节点：这标志着从铜到钌的过渡，至少从 M0 层开始，因为在极小的尺寸下，钌的电阻率敏感性低于铜。
A7 节点：在此节点引入了 18 纳米或 16 纳米的间距。一旦达到 16 纳米间距，它可能代表了单次曝光、高数值孔径 (High-NA) EUV 光刻技术所能达到的实际极限。
为什么需要全自对准过孔？
在 16 纳米间距下，通孔的关键尺寸（CD）约为 8 纳米，间距也为 8 纳米。如此小的尺寸带来了巨大的挑战：
气隙保护：为了优化 RC 延迟，钌互连通常需要气隙结构。如果过孔开口过大，可能会意外破坏下方的气隙，导致互连失效。
可靠性：自对准可以显著提高 TDDB（时间相关介质击穿）寿命。
整个流程如下：
首先，采用低数值孔径（NA）极紫外（EUV）光刻技术对堆叠层和光刻胶进行图案化。然后，通过干法和湿法刻蚀相结合的方式将图案转移到硅层上。接着，沉积间隔层并进行回刻，以实现双重图案化。之后，进行化学机械抛光（CMP）以平整表面，最后选择性地去除氮化硅（SiN）。
双层金属工艺：
M1 形成：钌蚀刻后，通过 CMP 填充和平坦化氧化物，选择性地停止在 SiN 层上。
通孔开口：沉积 5 nm 厚的 TiN 硬掩模，进行光刻，然后先蚀刻 TiN，再选择性蚀刻 SiN 以形成通孔。
自对准：结合温和氧化和湿法清洗去除沟槽底部，形成完美的自对准通孔。随后，沉积约 15 nm 的 CVD 钌层，并进行 M2 图案化。
二维材料
二维过渡金属二硫化物（TMD）在逻辑器件讨论中不断涌现，原因与硅器件在栅极长度推进到 10 纳米以下时持续遭受性能瓶颈的原因相同。一旦沟道和静电效应被限制在超薄结构中，关态漏电流就不再是设计上的小麻烦，而变成了一道物理壁垒，其主要驱动力是源漏直接隧穿。TMD 仍然是控制漏电流的少数可行方案之一，因为更大的带隙和更高的有效质量能够抑制隧穿效应。这一点至关重要，因为传统硅场效应晶体管（FET）在极短栅极长度下开始出现严重的漏电流。
关键在于，这不再仅仅是单层物理层面的问题，而是一个制造层面的问题。首要制约因素是大规模生产：无论器件架构在纸面上看起来多么精妙，只有当能够在 300 毫米生产线上重复相同的结果时，业界才能获得收益。许多用于获得高质量二维薄膜的合成条件都存在严重的集成缺陷，例如生长温度可能超过约 800°C，以及与前驱体和化学成分相关的更广泛的环境和安全问题。因此，近期切实可行的方案越来越强调在相对较低的温度下进行转移集成，IMEC 今年推出的 300 毫米兼容干法转移技术被认为是一种减少空洞形成并提高转移后均匀性的方法。与此同时，转移技术在实际半导体制造中仍然难以规模化。在 300 毫米目标晶圆上直接生长仍然是长期目标，而不是可有可无的附加功能。
一旦接受了近期的挑战在于集成，那么下一个挑战将更加严峻：接触。为了满足工业要求，器件性能必须得到提升，而接触电阻一直是关注的焦点，因为它决定了器件是否受接触限制。大量先前的研究报告指出，在特定的接触方案下，MoS₂ 的 n 型接触电阻很低，但需要注意的是，这些结果通常是在高 VGS 和 VDS 电压下获得的，而这并非产品实际应用的关键偏置电压范围。相关的目标工作电压范围是低电压工作，即 |VGS| < 1 V，|VDS| < 0.1 V，接触电阻 Rc < 100 Ω·µm。这重新定义了目标：需要在低偏置电压下实现高载流子浓度，这样 Rc 才能在实际工作条件下（而不仅仅是在过驱动条件下）接近量子极限。
CMOS 工艺的可行性随后便会遇到常见的非对称性问题。p 型 TMD FET 的性能仍然不足，通常不如 n 型器件，而这种差距似乎更多地与工艺缺陷和界面物理有关，而非仅仅是研发投入不足。实际上，由于工艺过程中引入的缺陷，p 型器件的行为可能会向 n 型偏移，从而降低空穴注入效率并导致 p 型 Rc 升高。先前的研究反复指出费米能级钉扎是其核心机制，钉扎倾向于将费米能级锚定在更靠近导带边缘而非价带边缘的位置。这会增加 p 型器件的有效肖特基势垒高度，从而阻碍空穴注入。其他研究则强调金属-TMD 界面处的界面偶极子是造成不必要的势垒偏移的另一个来源，进一步抑制了 p 型注入。由此可见，高 p 型 Rc 仍然是首要瓶颈，p 型器件的工程技术必须迎头赶上，“采用 TMD 的 CMOS”才能真正成为现实。
即使解决了接触和极性对称性问题，下一个制约因素并非某个单一器件的指标，而是薄膜质量和层控制所导致的变异性。转移和制造过程中产生的损伤依然存在：低转移良率和结构损伤（例如堆垛层错、空位和其他晶体缺陷）经常在加工过程中引入。层数又增加了一个变异性维度。随着层数的增加，带隙通常会变窄，并且常常从直接带隙（单层）转变为间接带隙（多层），这会显著改变其电学特性。多层膜在制造过程中可以具有更高的机械强度，并且多条传输路径可以降低对局部缺陷的敏感性。因此，多层膜看起来像是一种务实的工程折衷方案。然而，问题在于控制双层、三层或更厚的过渡金属二硫化物（TMD）的生长仍然很困难，常常会产生单层/多层混合区域和堆垛顺序错误，即使平均器件看起来不错，这些错误也会扩大器件的性能分布。
今年，在环栅（GAA）纳米片晶体管的背景下，TMDs 的微缩优势得到了更明确的阐述。如果想要将亚阈值摆幅维持在 70 mV/dec 以下，将物理栅极长度缩小到约 10 nm 以下，就必须将沟道厚度控制在远小于 5 nm 的范围内。如果无法降低亚阈值摆幅，要么接受过大的关态漏电流，要么提高工作电压。这正是硅器件面临的最具体问题：在 10 nm 以下的工艺尺寸下，传统的硅场效应晶体管（Si FET）由于源漏隧穿效应的增强，关态漏电流会急剧上升。TMDs 的作用在于通过带隙和有效质量来抑制这种隧穿效应，从而在相同的几何结构下保持较低的关态电流。
阈值控制和掺杂成为下一个技术突破的瓶颈，因为硅基技术无法直接移植到二维过渡金属二硫化物（TMD）器件上。目前，逻辑行业尚无实用可靠的替代掺杂技术能够达到“可制造”的水平，这很可能是由于掺杂剂的掺入率和稳定性较差所致。离子注入是硅基器件的常用技术，但它会严重损伤二维材料，并引入缺陷，从而降低器件的迁移率和寿命。在这种情况下，许多研究更加侧重于功函数工程和界面物理：精心选择 n 型和 p 型器件的接触金属，通过金属-TMD 界面处的费米能级解钉扎来调节阈值电压（Vt），以及利用栅极介质的电荷转移效应而非传统的掺杂方法。2022 年台积电（TSMC）发布的 GAA 单层 MoS₂ n 型场效应晶体管（FET）就是一个清晰的架构方向信号，它被视为 TMD 纳米片概念可以实现的证据，至少在 n 型器件方面是如此。在台积电 2025 年发布的关于二维场效应晶体管（2D FET）的 IEDM 研究中，提升 p 型器件性能的关键在于在二维沟道和高介电常数栅极介质之间插入中间层（IL），以减少屏蔽效应和远程声子散射的影响，否则这些影响会降低器件的迁移率和稳定性。研究结果围绕等效氧化层厚度（EOT）的缩小和中间层的选择展开：在恒定过驱动电压（Vov = 0.7 V）下，将 EOT 从约 2 nm 缩小到约 1 nm 可以增强静电效应，使导通电流（ION）提高约 2-3 倍，并将迟滞效应降低约 30-40%。亚阈值摆幅（SS）也得到了改善。然而，改进幅度有限，仍远低于硅器件约 60 mV/dec 的基准值，二维器件的迁移率仍徘徊在约 1xx mV/dec 的范围内，这意味着剩余的限制因素不仅在于栅极控制，还在于覆盖层以及二维沟道/界面本身的质量。在离子液体化学方面，基于氧的离子液体会降低离子迁移率，这主要归因于制造过程中引入的较高表面粗糙度导致亚阈值摆幅 (SS) 恶化，因此他们倾向于选择基于氮的离子液体作为主要的优化路径；通过增加表面预处理以抑制缺陷驱动的退化，随着处理强度的增加，亚阈值摆幅和滞后特性均持续单调改善。最终结果表明，单层 WSe₂ 中的空穴迁移率可以超过 100 cm²/V·s，这表明离子液体工程结合严格的表面处理是弥合 p 型差距的可靠途径。
此时，接触几何形状不再是次要细节，因为它决定了能否大规模重复构建“良好接触”方案。最佳接触几何形状仍存在争议，纯粹的顶接触或纯粹的边缘接触结构在生产中难以稳定实现。一些研究提出 C 型接触、混合型或组合型拓扑结构作为可制造的途径，第一性原理计算表明，类似 C 型接触的结构（包括非范德华夹层接触）具有更优的性能。发展方向很明确：业界正趋向于以可制造性为导向的折衷方案，理论理想不再那么重要，能够克服工艺偏差并提供可接受的电阻率的几何形状才是关键。
最后，二维过渡金属二硫化物（TMD）的研发速度受限于物理建模的成熟度，这虽然并非最引人注目，但却是二维器件能否从实验室走向产品化的关键制约因素之一。我们需要计算成本低廉且更具预测性的仿真方法。目前主要有两种方法：基于 TCAD 的器件仿真和第一性原理计算。TCAD 在硅材料领域应用广泛，但专用于二维器件的 TCAD 模型将变得至关重要。然而，目前这些模型仍受限于缺乏定义明确、基于物理原理的 TMD 物理、化学和输运性质参数。第一性原理方法（包括密度泛函理论，DFT）对于理解器件机理仍然具有不可估量的价值，但计算成本和原子级系统尺寸的限制使其难以应用于实际器件和变异性研究。高效的、基于物理的工具链能够连接这两个领域，并非可有可无的基础设施，而是加快迭代速度的先决条件。
总的来说，今年重点介绍的二维场效应晶体管（2D FET）成果与其说是对新材料的庆祝，不如说是一份清单，列出了在二维逻辑电路真正发挥作用之前，哪些方面必须变得枯燥乏味且可重复。晶圆级集成路径和转移缩放的硬性限制；低偏置接触电阻目标更像是产品本身的限制，而非实验室偏置点；P 型器件性能是主要瓶颈，受钉扎效应和界面效应驱动，而非轻微滞后；层控制和缺陷损伤等可变性问题，即使总体曲线看起来令人印象深刻，也会主导器件分布。尽管缩放的重点仍然是堆叠的 GAA 纳米片和隧道效应抑制，但这些研究也隐含地承认阈值电压（Vt）控制和掺杂技术尚不成熟，需要基于界面和介电层的策略。接触几何形状的实用性和建模工具链是未来取得可靠进展的基础。下一个重要的里程碑并非是又一条创纪录的转移曲线。这是一个晶圆级、低偏差、具有统计可信度的演示，其中集成、接触、极性对称性和变异性都朝着正确的方向发展。
接下来，我们将讨论本次大会最重要的议题：先进逻辑器件在 GAA 之后的转折点——CFET。我们将介绍 imec 的路线图，包括 CFET 何时取代 GAA 以及其可能扩展的节点数量。imec 的另一篇论文详细介绍了一种巧妙的新型集成方案，该方案无需混合键合即可最大限度地提高 CFET 中 p 型和 n 型晶体管的性能。但首先，让我们来看一篇最重要的论文：台积电取得的进展远超预期……
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